Днями компанія Intel оновила керівництво для програмістів по роботі з розширеним набором інструкцій AVX-512. Очікувалося, що блоки для обробки цілочисельних значень і значень з плаваючою комою з підтримкою 512-біт команд з'являться в складі процесорів Intel 14-нм покоління Skylake. Потім стало відомо, що в поколінні Skylake підтримка AVX-512 буде тільки в складі серверних процесорів Intel Xeon і прискорювачів розрахунків Xeon Phi (в 14-му поколінні прискорювачів Knights Landing). У складі прискорювачів Knights Landing обіцяна підтримка більшого набору розширень AVX-512, ніж у разі процесорів Xeon загального призначення. Це пояснюється тим, що розширений набір інструкцій AVX-512 націлений на розвиток паралелізму в розрахунках, що на даному етапі простіше реалізувати (і з кращою віддачею) в прискорювачах обчислень.
До слова, прискорювачі Intel Knights Landing спираються на значно перероблену архітектуру Atom Silvermont. У конфігурації з 72 ядрами процесори Knights Landing одночасно можуть обробляти до 288 потоків і видавати до 3 терафлопс на операціях з подвійною точністю і до 6 терафлопс на операціях з одинарною точністю. Для таких рішень підтримка AVX-512 - це те, що доктор прописав. Паралелізм - це їх сутність. Оскільки поставки Knights Landing почнуться в поточному кварталі, програмне забезпечення з реалізацією SIMD-інструкцій AVX-512 - це питання сьогоднішнього дня. Оскільки процесори Skylake-EP за невеликим винятком будуть використовувати ті ж набори AVX-512, що і Knights Landing, до моменту появи на ринку моделей Skylake-EP для нових розширень буде створена серйозна програмна підтримка. Вихід Skylake-EP, нагадаємо, очікується в другій половині 2017 року.
Також у другій половині 2017 року з'являться перші 10-нм процесори компанії Intel, з якими ми сьогодні знайомі за кодовим ім'ям Cannon Lake. У свіжому документі Intel для програмістів автори сайту ComputerBase.de виявили, що клієнтські процесори Cannon Lake також будуть підтримувати AVX-512. Як мінімум мова йде про розширення AVX512IFMA, AVX512VBMI, SHA і UMPI. Все разом вказує на те, що наприкінці 2017 року можна очікувати широку підтримку AVX-512 з боку програмістів. Для клієнтського застосування використання AVX-512 означатиме, що обробка масивних мультимедійних даних буде проходити з меншим навантаженням на процесор. Точніше, робота з використанням апаратних ресурсів, сумісних з AVX-512, буде максимально ефективна. На цих завданнях споживання знизиться, а продуктивність зросте.
Додамо, архітектура процесорів AMD Zen, яка в продуктах компанії почне своє життя наприкінці 2016 року або на початку 2017 року, буде оперувати двома 256-бітними інструкціями AVX за такт. Для цього кожне ядро Zen отримає по два 256-бітних FMAC (fused multiply - add capability). На практиці подібна архітектура дозволить за один такт виконувати одну 512-бітну інструкцію. Як це реалізовано у процесорів Intel Cannon Lake, ми поки сказати не можемо.